機能紹介

基本構成

拡張ANSI-C言語からRTLを自動生成

合成、検証、解析の設計作業を統合的に支援

動作(機能)及びデータ幅(bit精度)をシミュレーションできるモデル(C++)を生成

サイクル(タイミング)、動作(機能)及びデータ幅(bit精度)をシミュレーションできるモデル(SystemC)を生成

生成されたRTL(VHDL/Verilog) のシミュレーション用のテストベンチを生成

VHDL/Verilog どちらかを出力する(選択）機能。どちらも出力する場合は以下のオプションの”RTL出力”が必要

拡張ANSI-C言語のソースにおいて記述ミス（桁溢れ）がないかチェックを行う機能

標準バスインタフェース(AMBA)の動作記述を自動生成。AMBA-AHB と AMBA-AXI の２種類のオプションとして用意。

VHDL/Verilog どちらかを出力する(選択）機能。既に基本構成にどちらかは入っている。どちらも出力したい場合のみ本オプションが必要。

論理合成可能なVerilogもしくはVHDLファイルから、サイクル(SytemC/Verilog)モデルを生成

SystemC言語からRTLを自動生成を行うために必要な機能

Cソース(動作記述）のプロパティ、アサーションを検証

サイクル(タイミング)、動作(機能)及びデータ幅(bit精度)をシミュレーションできるモデル(Verilog)を生成。RTLシミュレーションより高速な検証が可能。

サイクルVerilogモデルを使ったシミュレーションにおける、ソースコードのデバッグ用のツール