Japan

サイト内の現在位置を表示しています。

動的検証

CyberWorkBenchでは、ハードウェア向けC記述をアンタイムド・シミュレーション用のC++モデルに変換する「動作レベル・モデル・ジェネレータ」、および、動作合成後のRTLと等価なサイクル精度シミュレーション用のC++モデルを生成する「サイクルレベル・モデル・ジェネレータ」、アンタイムド・シミュレーションで利用したテスト・ベクタをＲＴＬシミュレーションで再利用できるようにする「テストベンチ・ジェネレータ」を用意しています。

動的検証zoom図を拡大する

動作レベル・モデル・ジェネレータ

  • ・ハードウェア向けC記述からアンタイムド・シミュレーション用のビット精度C++モデルを自動生成
  • ・アンタイムド検証環境構築が容易
  • ・動作合成前記述をビット精度で高速に検証
  • ・テスト・ベンチをANSI-Cで記述でき、柔軟な検証シナリオを作成可能
  • ・シミュレーション実行時に期待値ベクタを自動保存

サイクルレベル・モデル・ジェネレータ

  • ・動作合成が生成したRTLと等価なサイクル精度シミュレーション用モデルを自動生成
  • ・サイクル精度検証環境構築が容易
  • ・動作合成後の回路をサイクル精度で高速に検証
  • ・既存の合成用RTLからサイクル精度シミュレーション用モデルを生成することも可能
  • ・期待値ベクタとの自動照合も可能

入力言語 論理合成可能なRTL（Verilog 2001、VHDL 93）
出力言語 C++、SystemC、Verilog

テストベンチ・ジェネレータ

  • ・アンタイムド・シミュレーションで利用したテスト・ベクタをRTLシミュレーションで再利用できるようにするテスト・ベンチを自動生成
  • ・RTLの検証環境構築が容易
  • ・検証対象（DUT）とテスト・ベンチに同じ言語（HDL）を使用するため、シミュレーションが高速
  • ・各種シミュレータ用の実行スクリプトを生成可能
  • ・サイクル精度検証用のテスト・ベクタも再利用可能
  • ・期待値ベクタとの自動照合も可能

出力言語 Verilog-HDL、VHDL
シミュレーション・モード イベント・モード、サイクル・モード
対応シミュレータ ModelSim、VCS、Riviera、NC-Verilog、Verilog-XL、Icarus Verilog

ソースコード・デバッガ

・CyberWorkBenchでは、サイクル精度でのシミュレーション時におけるソースコードのデバッグ機能を持った「ソースコード・デバッガ」を用意しています。

  • ・シミュレーション環境構築が容易
  • ・ハードウェア部分を、サイクル精度でソース・レベル・デバッグ（C変数で表示可能）
  • ・テスト・ベンチをANSI-Cで記述でき、柔軟な検証シナリオを作成可能
  • ・合成対象でないテスト・ベンチ部分も同時にデバッグ
  • ・ブレーク・ポイント設定や逐次実行等の実行制御が豊富

動的検証：ソースコード・デバッガzoom図を拡大する