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三菱電機グループの皆さまへ みにマガ

ASIC・FPGA設計向けC言語ベース高位合成ツール CyberWorkBench

ASIC・FPGA設計向けC言語ベース高位合成ツール CyberWorkBench

ソーシャルメディアや動画サイトの利用者拡大、クラウドコンピューティングの普及など、超大容量のデータをリアルタイムに処理する必要性が高まっています。これに伴い、画像処理や暗号化通信など複数の複雑なソフトウェアを、サーバ上で同時に処理しなければならないケースが増えています。しかし、複雑化・大容量化の一途をたどるソフトウェアの処理に、CPU/マイコンの進化が追い付いていないのが現状ではないでしょうか?
今回は、これらの課題解決に役立つNECのASIC・FPGA設計向けC言語ベース高位合成ツール「CyberWorkBench」をご紹介します。

「CyberWorkBench」を利用したC言語ベースのASIC・FPGA設計で、設計工数・設計期間の短縮、品質の向上、コスト削減を実現!

C言語ベース高位合成ツール「CyberWorkBench」とは?

「CyberWorkBench」は、C言語で書かれたアルゴリズム記述から、動作性能や面積の要求を満たすASIC・FPGA回路向けのRTLを生成することができるC言語ベースの高位合成ツールと検証ツール群です。

「CyberWorkBench」を利用し、C言語ベースでASIC・FPGAを設計することで、設計工数・期間の短縮、品質向上、コスト削減など、数多くのメリットが得られます。

では、その理由はどこにあるのでしょうか・・?

設計開発を、ソフトウェア開発で行っている場合とハードウェア開発で行っている場合で、それぞれ分かりやすくご説明します。

「CyberWorkBench」が必要な理由 ~ソフトウェア開発の場合

まずは、ソフトウェア開発で行っている場合を見ていきましょう。

ハードウェア(RTL)化のメリット
「CyberWorkBench」の必要性をご説明する前提として、ソフトウェア(C)プログラムをハードウェア(RTL)化するメリットをご説明します。

CPUで複数のソフトウェア(C)プログラムを処理する場合、プログラムを1つずつ実行していくことになるため、どうしてもCPUへの負荷が大きくなってしまいます。また、全ての処理が終了しないと次のデータが処理できないことから、結果的にシステムが低速化することになってしまいます。

しかし、ソフトウェア(C)プログラムをハードウェア(RTL)化することで、プログラム量の削減によるCPUへの負荷低減や、プログラムの並列化・パイプライン化による複数・同時処理の実現、各プログラムの制御をほぼ全てハードウェア側に任せることができるようになることなどにより、システムの高速化を実現することができます。

「CyberWorkBench」が実現する効率的なハードウェア設計
それでは、なぜ高位合成ツール「CyberWorkBench」が必要なのでしょうか?
それは、効率的なハードウェア設計を実現するためです。

「CyberWorkBench」は、ソフトウェア(C)プログラムを自動的にハードウェア(RTL)プログラムに変換するツールです。このため、「CyberWorkBench」を利用することで、これまでハードウェア設計者がソフトウェア(C)プログラムをハードウェア(RTL)化するために必要としていた時間を大幅に短縮することができるようになります。

また、ハードウェア化の過程で人手が介在しないため、バグがほとんど混入しないというのも大きな特長の1つです。

さらには、流用設計の場合、1つのソフトウェア(C)プログラムに対し、合成オプションを変更するだけで、数分から1時間程度で様々な仕様のハードウェア(RTL)プログラムに変換することができるため、仕様変更ごとにハードウェア(RTL)プログラムを再作成するという手間や時間を大幅に削減することができます。

このように、「CyberWorkBench」を利用することで、効率的なハードウェア設計の実現が可能になるのです。

「CyberWorkBench」が必要な理由 ~ハードウェア開発の場合

それでは、ハードウェア開発を行っている場合はどうでしょう。

まずは、設計期間の短縮が挙げられます。
下図のとおり、ハードウェア設計者がハードウェア(RTL)プログラムを作成するのに比べ、ハードウェア設計者が作成したソフトウェア(C)プログラムを「CyberWorkBench」を使ってハードウェア(RTL)プログラムに自動変換したほうが、設計に必要な期間を大幅に短縮することができます。

さらに、ソフトウェア(C)記述の場合、ハードウェア(RTL)記述に比べ、記述量が約1/7に削減できるため、人手が介在する部分が減少し、設計バグが低減します。このため、論理検証の期間を大幅に短縮することができるとともに、ハードウェア(RTL)とソフトウェア(C)を並行して設計することができるため、設計工程全体の大幅な削減を図ることができます。

また、不要な演算器の整理・共有化による、面積の縮小や消費電力の削減というメリットも見逃せないところです。

図

「CyberWorkBench」の特長

次に、一般的な高位合成ツールと比較した場合の「CyberWorkBench」の優位性についてご説明します。

高い機能性とトータルでのコストメリット

(1)強力な動作合成機能

  • 高並列化による性能(実行速度)が高い回路を生成
  • 電力消費を抑えた回路を生成
(2)制御回路にも対応
  • 一般の高位合成ツールでは対応が難しい制御回路にも対応可能
  • RTLでの設計に比べて遥かに簡単に制御回路の設計が可能
(3)豊富で高性能な検証機能
  • 一般的なシミュレーションだけでなく、形式検証ツールも用意
  • 高速な機能・タイミング検証が可能
  • Cソースをベースとしたデバッグ(Cソース行、変数が検証対象)が可能
(4)サポート体制の充実
  • サポート部隊、開発部隊が一体となった迅速対応可能なサポート体制
  • 国内販売時は、サポート対応ほか、マニュアルなど全て日本語で対応

このように、「CyberWorkBench」は、一般的な高位合成ツールと比べて、高い性能を持っています。

特に注目したいのは、「CyberWorkBench」では、制御回路にも対応している点です。一般的な高位合成ツールでは、データパス回路にしか対応していないため、制御回路への対応には結局人手をかけるしかありません。しかし、これでは余計な手間・時間・コストがかかってしまい、高位合成ツールを導入するメリットも半減してしまうというものです。

また、一般的な高位合成ツールでは、形式検証ツールが用意されていないケースが多く、別途、購入しなければなりません。このため、トータルのコストが高くなってしまう点や、ツール同士の相性の問題があるという点なども必ず押さえておきたいポイントです。

このような特長が評価され、すでに三菱電機グループの企業様をはじめ、宇宙開発関係、情報処理関係、画像処理・音声認識関係、自動車(車載)関係、医療機器関係、制御装置関係など、多くのお客様にご利用いただいています。

多彩な導入方法をご提案

導入価格は、FPGA版で200万円(1年)~、ASIC版で1,000万円(1年)~。
パーペ(永久)での導入も可能です。
また、無料で導入効果を検証することもできます。
興味・ご関心をお持ちいただけましたら、お気軽にNECまでお問い合わせください。

ご参考

(2015年5月21日)

お問い合わせ

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