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機能紹介

基本構成

動作合成

拡張ANSI-C言語からRTLを自動生成

統合設計環境(GUI)

合成、検証、解析の設計作業を統合的に支援

動作レベル・モデル・ジェネレータ

動作(機能)及びデータ幅(bit精度)をシミュレーションできるモデル(C++)を生成

サイクルレベルSystemCモデル・ジェネレータ

サイクル(タイミング)、動作(機能)及びデータ幅(bit精度)をシミュレーションできるモデル(SystemC)を生成

テストベンチ・ジェネレータ

生成されたRTL(VHDL/Verilog) のシミュレーション用のテストベンチを生成

RTL出力

VHDL/Verilog どちらかを出力する(選択)機能。どちらも出力する場合は以下のオプションの”RTL出力”が必要

桁溢れチェッカ

拡張ANSI-C言語のソースにおいて記述ミス(桁溢れ)がないかチェックを行う機能

オプション機能

バスインタフェース・ジェネレータ

標準バスインタフェース(AMBA)の動作記述を自動生成。AMBA-AHB と AMBA-AXI の2種類のオプションとして用意。

RTL出力

VHDL/Verilog どちらかを出力する(選択)機能。既に基本構成にどちらかは入っている。どちらも出力したい場合のみ本オプションが必要。

RTL入力

論理合成可能なVerilogもしくはVHDLファイルから、サイクル(SytemC/Verilog)モデルを生成

SystemC入力

SystemC言語からRTLを自動生成を行うために必要な機能

Cレベル・プロパティ・チェッカ

Cソース(動作記述)のプロパティ、アサーションを検証

ロジックベンチ接続機能

CWBで合成した回路を日立情報通信エンジニアリング社製FPGAボード上で動かすために必要な補助回路、補助ソフトウェアを生成

サイクルレベルVerilogモデル・ジェネレータ

サイクル(タイミング)、動作(機能)及びデータ幅(bit精度)をシミュレーションできるモデル(Verilog)を生成。RTLシミュレーションより高速な検証が可能。

ソースコード・デバッガ

サイクルVerilogモデルを使ったシミュレーションにおける、ソースコードのデバッグ用のツール

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